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Description: verilog HDL picoblaze07.3.20
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Author: 赵腾飞 |
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Description: 目 录
译者序
前言
第1章 简介 1
1.1 什么是Verilog HDL？ 1
1.2 历史 1
1.3 主要能力 1
第2章 HDL指南 4
2.1 模块 4
2.2 时延 5
2.3 数据流描述方式 5
2.4 行为描述方式 6
2.5 结构化描述形式 8
2.6 混合设计描述方式 9
2.7 设计模拟 10
第3章 Verilog语言要素 14
3.1 标识符 14
3.2 注释 14
3.3 格式 14
3.4 系统任务和函数 15
3.5 编译指令 15
3.5.1 `define和`undef 15
3.5.2 `ifdef、`else 和`endif 16
3.5.3 `default_nettype 16
3.5.4 `include 16
3.5.5 `resetall 16
3.5.6 `timescale 16
3.5.7 `unconnected_drive和
`nounconnected_drive 18
3.5.8 `celldefine 和 `endcelldefine 18
3.6 值集合 18
3.6.1 整型数 18
3.6.2 实数 19
3.6.3 字符串 20
3.7 数据类型 20
3.7.1 线网类型 20
3.7.2 未说明的线网 23
3.7.3 向量和标量线网 23
3.7.4 寄存器类型 23
3.8 参数 26
第4章 表达式 28
4.1 操作数 28
4.1.1 常数 28
4.1.2 参数 29
4.1.3 线网 29
4.1.4 寄存器 29
4.1.5 位选择 29
4.1.6 部分选择 29
4.1.7 存储器单元 30
4.1.8 函数调用 30
4.2 操作符 30
4.2.1 算术操作符 31
4.2.2 关系操作符 33
4.2.3 相等关系操作符 33
4.2.4 逻辑操作符 34
4.2.5 按位操作符 35
4.2.6 归约操作符 36
4.2.7 移位操作符 36
4.2.8 条件操作符 37
4.2.9 连接和复制操作 37
4.3 表达式种类 38
第5章 门电平模型化 39
5.1 内置基本门 39
5.2 多输入门 39
5.3 多输出门 41
5.4 三态门 41
5.5 上拉、下拉电阻 42
5.6 MOS开关 42
5.7 双向开关 44
5.8 门时延 44
5.9 实例数组 45
5.10 隐式线网 45
5.11 简单示例 46
5.12 2-4解码器举例 46
5.13 主从触发器举例 47
5.14 奇偶电路 47
第6章 用户定义的原语 49
6.1 UDP的定义 49
6.2 组合电路UDP 49
6.3 时序电路UDP 50
6.3.1 初始化状态寄存器 50
6.3.2 电平触发的时序电路UDP 50
6.3.3 边沿触发的时序电路UDP 51
6.3.4 边沿触发和电平触发的混合行为 51
6.4 另一实例 52
6.5 表项汇总 52
第7章 数据流模型化 54
7.1 连续赋值语句 54
7.2 举例 55
7.3 线网说明赋值 55
7.4 时延 55
7.5 线网时延 57
7.6 举例 57
7.6.1 主从触发器 57
7.6.2 数值比较器 58
第8章 行为建模 59
8.1 过程结构 59
8.1.1 initial 语句 59
8.1.2 always语句 61
8.1.3 两类语句在模块中的使用 62
8.2 时序控制 63
8.2.1 时延控制 63
8.2.2 事件控制 64
8.3 语句块 65
8.3.1 顺序语句块 66
8.3.2 并行语句块 67
8.4 过程性赋值 68
8.4.1 语句内部时延 69
8.4.2 阻塞性过程赋值 70
8.4.3 非阻塞性过程赋值 71
8.4.4 连续赋值与过程赋值的比较 72
8.5 if 语句 73
8.6 case语句 74
8.7 循环语句 76
8.7.1 forever 循环语句 76
8.7.2 repeat 循环语句 76
8.7.3 while 循环语句 77
8.7.4 for 循环语句 77
8.8 过程性连续赋值 78
8.8.1 赋值—重新赋值 78
8.8.2 force与release 79
8.9 握手协议实例 80
第9章 结构建模 83
9.1 模块 83
9.2 端口 83
9.3 模块实例语句 83
9.3.1 悬空端口 84
9.3.2 不同的端口长度 85
9.3.3 模块参数值 85
9.4 外部端口 87
9.5 举例 89
第10章 其他论题 91
10.1 任务 91
10.1.1 任务定义 91
10.1.2 任务调用 92
10.2 函数 93
10.2.1 函数说明部分 93
10.2.2 函数调用 94
10.3 系统任务和系统函数 95
10.3.1 显示任务 95
10.3.2 文件输入/输出任务 97
10.3.3 时间标度任务 99
10.3.4 模拟控制任务 99
10.3.5 定时校验任务 100
10.3.6 模拟时间函数 101
10.3.7 变换函数 102
10.3.8 概率分布函数 102
10.4 禁止语句 103
10.5 命名事件 104
10.6 结构描述方式和行为描述方式的
混合使用 106
10.7 层次路径名 107
10.8 共享任务和函数 108
10.9 值变转储文件 110
10.9.1 举例 111
10.9.2 VCD文件格式 112
10.10 指定程序块 113
10.11 强度 114
10.11.1 驱动强度 114
10.11.2 电荷强度 115
10.12 竞争状态 116
第11章 验证 118
11.1 编写测试验证程序 118
11.2 波形产生 118
11.2.1 值序列 118
11.2.2 重复模式 119
11.3 测试验证程序实例 123
11.3.1 解码器 123
11.3.2 触发器 124
11.4 从文本文件中读取向量 126
11.5 向文本文件中写入向量 127
11.6 其他实例 128
11.6.1 时钟分频器 128
11.6.2 阶乘设计 130
11.6.3 时序检测器 132
第12章 建模实例 136
12.1 简单元件建模 136
12.2 建模的不同方式 138
12.3 时延建模 139
12.4 条件操作建模 141
12.5 同步时序逻辑建模 142
12.6 通用移位寄存器 145
12.7 状态机建模 145
12.8 交互状态机 147
12.9 Moore有限状态机建模 150
12.10 Mealy型有限状态机建模 151
12.11 简化的21点程序 153
附录 语法参考 157
参考文献 172
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Author: mayzhao |
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Description: IEEE Std 1364.1-2002 IEEE Std. 1364.1 - 2002 IEEE Standard for Verilog Register Transfer Level Synthesis.rar-IEEE Std 1364.1-2002 IEEE Std. 1364.1- 2002 IEEE Standard for Verilog Register Transfer Level Synthesis.rar
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Author: 王刚 |
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Description: spi接口电路用verilog编程,完全可综合的-20 interface circuit using Verilog programming, fully integrated
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Author: 晓滑 |
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Description: Hard-decision decoding scheme
Codeword length (n) : 31 symbols.
Message length (k) : 19 symbols.
Error correction capability (t) : 6 symbols
One symbol represents 5 bit.
Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1
Generator polynomial, g(x) = a^15 a^21*X + a^6*X^2 + a^15*X^3 + a^25*X^4 + a^17*X^5 + a^18*X^6 + a^30*X^7 + a^20*X^8 + a^23*X^9 + a^27*X^10 + a^24*X^11 + X^12. Note: a = alpha, primitive element in GF(2^5) and a^i is root of g(x) for i = 19, 20, ..., 30.
Uses Verilog description with synthesizable RTL modelling.
Consists of 5 main blocks: SC (Syndrome Computation), KES (Key Equation Solver), CSEE (Chien Search and Error Evaluator), Controller and FIFO Register.
-Hard-decision decoding scheme Codeword l KV (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents five bit. Uses GF (2 ^ 5) with primitive polynomial p (x) = x ^ x ^ 5 2 1 Ge nerator polynomial. g (x) = a ^ a ^ 15* 21 ^ 6 a X* X ^ a ^ 15 2* X ^ a ^ 3 25* X ^ a ^ 4 17 5* X ^ a ^ 18 ^ 6 X* a* X 30 ^ 7 ^ a ^ 20* X ^ a ^ 23 8* X ^ a ^ 9* 27 X 10 ^ a ^ 24* 11 ^ X ^ X 12. Note : a = alpha, primitive element in GF (2 ^ 5) and a ^ i is the root of g (x) for i = 19, 20, ..., 30. Uses Verilog description with synthesizab le RTL modeling. Consists of five main blocks : SC (Syndrome Computation), KES (Key Equation Solver). CSEE (Chien Search and Error Evaluator) Controller and FIFO Register.
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Author: 许茹芸 |
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Description: verilog HDL picoblaze07.3.20
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Author: 赵腾飞 |
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Description: 实现cordic算法，输入数据为16位，为提高精度，输出为20位。-achieve cordic algorithm, the input data for the 16, to increase accuracy and output 20.
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Author: 叶艳 |
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Description: 2048点的fft的算法源程序，应用verilog编程实现。-2048 point fft algorithm source code, application programming Verilog.
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Author: 罗伟 |
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Description: AT24C512是ATMEL公司新近推出的具有I2C总线容量达512Kbit（64K×8）的E2PROM，该芯片的主要特性如下：存储容量为65536byte；与100kHz、400kHz、1MHzI2C总线兼容；100000次编程/擦写周期；单电源、读写电压为1.8V～5.5V；ESD保护电压>4kV；数据可保存40年；写保护功能，当WP为高电平时，进入写保护状态；CMOS低功耗技术，最大写入电流为3mA；128byte页写入缓存器；自动定时的写周期；具有8引脚DIP及20引脚SOIC封装等多种封装形式。-ATMEL Corporation AT24C512 is a newly launched I2C bus has a capacity of 512Kbit (64K × 8) of the E2PROM, the chip s main characteristics are as follows: storage capacity for 65536byte with 100kHz, 400kHz, 1MHzI2C Bus compatible 100000 times Programming/rub write cycle single-supply, read and write voltage of 1.8V ~ 5.5V ESD voltage protection> 4kV data can be stored for 40 years write-protect function, when WP is high when entering the write-protected status CMOS low-power technology, Maximum write current of 3mA 128byte page write buffer auto-timing write cycle with 8-pin DIP and 20-pin SOIC package and other packages.
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Author: zhangdi |
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Verilog 学习必备资料-IEEE standard Verilog HDL1364-2001.pdfVerilog learning essential information
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Author: 方芳 |
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Description: THIS FILE CONTAINS AROUND 20 USEFUL EXAMPLES ON SYSTEM VERILOG (MEMORY-ARRAYS,LOGICS,DATATYPES ETC.)-THIS FILE CONTAINS AROUND 20 USEFUL EXAMPLES ON SYSTEM VERILOG (MEMORY-ARRAYS,LOGICS,DATATYPES ETC.)
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Description: 不能少于20字能不能少点啊啊啊啊啊啊啊啊啊啊亮led(test_leddsf aasdfas dfs dfa)
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Description: 基于can总线的，Verilog源代码分享，可以在Z7030芯片开发板进行演示。(Based on the CAN bus, Verilog source code sharing, can be demonstrated in the Z7030 chip development board.)
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Description: cpu仿真，提供vivado上的cpu仿真生成文件(cpu simulated,but no one can get 20 words
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how can I do?
just tell you the simulated file and vivado system is 2015)
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清华大学数字电子技术基础课程EDA大作业。刚上电数码管全灭，按开始键后，数码管显示全为0。输入一定数额，数码管显示该数额的两倍对应的时间，按确认后开始倒计时。输入数额最多为20。若10秒没有按键，数码管全灭。(Verilog coin operated cell phone charger
EDA major homework of digital electronic technology foundation course, Tsinghua University. Just put on the digital tube completely extinguished, press the start button, the digital tube display is 0. Enter a certain amount, the digital tube shows the amount of double the corresponding time, according to the confirmation began countdown. The maximum amount of input is 20. If there is no button in 10 seconds, the digital tube will die out.)
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Author: jameskk |
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Description: 现有16位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位，并且将输入的数据data_in作为寄存器的最低位，寄存器原来的最高位将被丢弃。要求每个周期实时输出该16位寄存器对7求余的余数data_out[20]。(Existing 16 bit register. The initial value is 0. The value of each clock cycle register will shift 1 bit to the left, and the input data will be_ In as the lowest bit of the register, the original highest bit of the register will be discarded. It is required to output the remainder data of the 16 bit register to 7 in real-time in each cycle_ out[20].)
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Author: echokiii |
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